如何快捷，可预测地优化FPGA时序

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如何快捷，可预测地优化FPGA时序良好的 RTL 代码，恰当的约束以及合适的开关设置对于高性能的 FPGA 设计至关重要。但是微小的设计改变可以使性能突然下降，尤其是高利用率或拥塞的设计。以下的案例分析将带您了解 InTime 软件是如何优化 FPGA 设计，并且在 RTL 代码改变的情况下也能得到稳定的结果。马上阅读

	InTime 支持 Vivado 2018.2

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